Разрыв 8-летнего застоя
С момента запуска процесса N5 (5 нм) в 2020 году размер SRAM 6T бит-ячейки у TSMC оставался стабильным на уровне 0,021 мкм². В то время как логическая плотность транзисторов росла, память не успевала за этим темпом, создавая узкое место в проектировании SoC. С введением узла A14, производство которого начнется в 2028 году, TSMC планирует сократить этот показатель до 0,017 мкм². Это означает снижение площади ячейки на 19% — значительный скачок для современной полупроводниковой индустрии.
Технические характеристики и сравнение с N2
Узел A14 позиционируется как эволюционное развитие, следующее за массовым производством N2 (2 нм). По заявлениям компании, A14 предлагает более сбалансированные улучшения как для логики, так и для памяти. Сравнительные метрики с предыдущим поколением N2 приведены в таблице ниже:
| Параметр | N2 (2 нм) | A14 (1,4 нм) | Прирост / Изменение |
|---|---|---|---|
| Скорость (при том же энергопотреблении) | База | Выше | До +15% |
| Энергопотребление (при той же частоте) | База | Ниже | До -30% |
| Плотность логики | База | Выше | +20% |
| Плотность SRAM | 0,021 мкм² | 0,017 мкм² | +19% (сжатие) |
Статус производства и таймлайн
В настоящее время TSMC находится в стадии пилотного производства (pilot production), позволяющей клиентам тестировать свои проекты. Благодаря ранним успехам, график производства может быть ускорен. Ожидается, что:
- 2027 год: Начало риск-производства (risk production).
- 2028 год: Запуск массового производства (high-volume manufacturing) на главном заводе в Тайване.
Если в следующем году не возникнет критических проблем с выходом годных кристаллов (yield), запуск может быть сдвинут на несколько месяцев раньше. Этот узел станет первым, где логические компоненты и память масштабируются синхронно с большими скачками, что решит проблему дисбаланса, характерную для эпохи процессов менее 10 нм.
Источник: TechPowerUp ↗