Прорыв в 3D-интеграции интерфейсов
Synopsys опубликовала результаты валидации первого тестового чипа с физическим уровнем (PHY) PCIe 6.0, интегрированного в face-to-face 3D-стек. Решение построено на базе 5-нанометрового процесса и обеспечивает пропускную способность 64 GT/s на линию, что в сумме дает до 128 ГБ/с для 8-линейного соединения. Используется модуляция PAM4, при которой приемник успешно проходит тесты на соответствие требованиям к уровню ошибок (BER) стандарта.
Как это работает: от 2D к 3D
Компания не разрабатывала архитектуру с нуля, а модифицировала существующий 2D-чип PCIe 6.0. Ключевые изменения включали:
- Добавление сквозных кремниевых вентилей (TSV) для вертикального соединения слоев.
- Полный пересмотр проектирования схем и проверки (signoff) с использованием 3D-наборов инструментов проектирования (PDK).
В традиционных монолитных чипах PHY располагаются по периметру кристалла для минимизации длины трасс до подложки. В гибридном bonding-стеке нижний кристалл переворачивается, и его распределительные слои совмещаются с верхним. Это вынуждает сигналы PCIe проходить вниз через активный кремний, а не по краям.
Инженерные вызовы и компромиссы
Интеграция PHY в 3D-стек создает серьезные физические ограничения. Каждый TSV требует буферной зоны вокруг себя, что исключает произвольное размещение вентилей. Маршрутизация сигналов должна подниматься к верхним металлическим слоям, менять направление и только затем спускаться к подложке.
Манмит Валия (Manmeet Walia), исполнительный директор Synopsys, отмечает, что электромиграция и правила компоновки в 3D-структурах радикально меняются. Количество вентилей — это компромисс между пропускной способностью и перекрестными помехами. Кроме того, PAM4-сигнализация оставляет меньше запаса по ошибкам по сравнению с NRZ в PCIe 5.0, что делает критичным отсутствие логических блоков над путем прохождения сигнала PHY.
Сравнение подходов и будущее стандарта
В отличие от Synopsys, Fujitsu в процессоре Monaka вынесла контроллеры памяти и PHY для 12 каналов DDR5 на отдельный большой I/O-кристалл, оставив в стеке только вычислительные чиплеты. Synopsys же демонстрирует возможность интеграции интерфейса непосредственно в стек.
| Параметр | Решение Synopsys (3D Stack) | Решение Fujitsu (Monaka) |
|---|---|---|
| Расположение PHY | Внутри гибридного стека (face-to-face) | На отдельном I/O-кристалле |
| Техпроцесс | 5 нм (модификация 2D-чипа) | Информация недостаточна |
| Ключевая особенность | Использование TSV для вертикального маршрута | Разделение вычислений и ввода-вывода |
Перспективы: PCIe 8.0 и 3.5D
Стандарт PCIe эволюционирует быстрее: если раньше поколения выходили раз в 5–7 лет, то теперь — каждые два года. Спецификация PCIe 8.0 (256 GT/s) ожидается в 2028 году. Synopsys анонсирует следующий шаг — архитектуру 3.5D, где PHY полностью исключается из нижнего кристалла и заменяется интерфейсом UCIe, а функции мультипротокольного хаба (PCIe, Ethernet, CXL) переносятся на боковой чиплет на интерпозере.
Источник: Tom's Hardware ↗