Архитектура Zen 6 и техпроцесс TSMC 2 нм
AMD официально раскрыла детали следующей линейки серверных процессоров EPYC 9006, получившей кодовое название Venice. В основе чипов лежит новая микроархитектура Zen 6, производимая на техпроцессе TSMC 2 нм. В отличие от предыдущего поколения Turin (Zen 5), где высокопроизводительные и высокоплотные чиплеты могли отличаться по техпроцессу, в Venice оба типа CCD (Core Complex Die) — Zen 6 и Zen 6c — выпускаются на одном и том же узле. Это обеспечивает более сопоставимые характеристики и позволяет максимизировать плотность транзисторов.
Рекордные показатели: 256 ядер и увеличенный кэш
Благодаря улучшенной плотности TSMC 2 нм, AMD планирует выпустить флагманский чип с 256 ядрами (конфигурация Zen 6c). Это на 64 ядра (33%) больше, чем у максимального 192-ядерного чипа Turin. При этом количество ядер в одном CCD выросло с 8 до 12 (на основе анализа чипа с 8 CCD и 2 IOD).
Значительно увеличен объем кэш-памяти третьего уровня (L3). Теперь каждый ядро получает 4 МБ L3-кэша. Это позволяет:
- Высокопроизводительным чипам (Zen 6) иметь до 384 МБ L3-кэша.
- Высокоплотным чипам (Zen 6c) достигать объема до 1024 МБ (1 ГБ) L3-кэша.
Для сравнения, в плотных чиплетах Zen 5 объем L3-кэша на ядро был меньше вдвое.
Новый I/O Die: MRDIMM, PCIe 6.0 и CXL 3.1
Ключевое изменение затронуло I/O Die (IOD). Количество каналов памяти увеличено с 12 до 16. Это открывает доступ к новым стандартам оперативной памяти:
- DDR5 RDIMM: частота до 8000 МТ/с, пропускная способность до 1 ТБ/с.
- MRDIMM (Multiplexer Rank DIMM): частота до 12 800 МТ/с, пропускная способность до 1.6 ТБ/с.
Также внедрена поддержка PCIe 6.0 и CXL 3.1, что удваивает пропускную способность ввода-вывода по сравнению с предыдущим поколением. В однокристальной конфигурации (1P) чип поддерживает до 128 линий PCIe/CXL.
Кэш-когерентность CPU и GPU
Важнейшим архитектурным нововведением стало обновление шины xGMI (Infinity Fabric). В Venice CPU и GPU (включая будущие ускорители MI455X) используют единый протокол xGMI, обеспечивающий кэш-когерентность. Это позволяет GPU напрямую обращаться к памяти CPU без необходимости копирования данных через PCIe, что критически важно для AI-нагрузок и снижает задержки.
Сравнительная таблица характеристик EPYC Turin (Zen 5) и EPYC Venice (Zen 6)
| Параметр | EPYC 9005 (Turin, Zen 5) | EPYC 9006 (Venice, Zen 6) |
|---|---|---|
| Техпроцесс | TSMC 4 нм / 3 нм (разные CCD) | TSMC 2 нм (единый узел для всех CCD) |
| Макс. количество ядер | 192 (Dense) | 256 (Dense Zen 6c) |
| Ядер в одном CCD | 8 | 12 |
| Макс. L3 кэш (Dense) | ~512 МБ (оценочно) | 1024 МБ (1 ГБ) |
| Каналы памяти | 12 | 16 |
| Макс. пропускная способность памяти | ~600-700 ГБ/с (DDR5) | 1.6 ТБ/с (MRDIMM) |
| Интерфейс ввода-вывода | PCIe 5.0, CXL 2.0 | PCIe 6.0, CXL 3.1 |
| Кэш-когерентность CPU-GPU | Нет (через PCIe) | Да (через xGMI) |
Частоты и таймлайн
Максимальная тактовая частота для высокопроизводительных чипов Zen 6 останется на уровне 5.0 ГГц (как у Turin). Однако для плотных чипов Zen 6c максимальная частота выросла до 4.1 ГГц (против 3.7 ГГц у Turin Dense), что сужает разрыв в производительности между сегментами. Ожидается, что первые серверы на базе EPYC 9006 появятся в продаже осенью 2024 года, а специализированные AI-чипы с поддержкой LPDDR выйдут в 2027 году.
Источник: ServeTheHome ↗