AIKraft/AI/Войти
AIKraft/Skills/systemverilog

systemverilog

SystemVerilog development guidelines for FPGA and ASIC design covering modular design, verification, and timing optimization.

mindrally official Дизайн

Что делает навык

Навык предоставляет экспертные рекомендации по разработке на SystemVerilog для проектирования FPGA и ASIC, включая модульное структурирование, верификацию и оптимизацию таймингов. Он помогает решать задачи по обеспечению корректности работы, закрытию таймингов и оптимизации использования ресурсов.

Когда применять

  • Проектирование архитектуры модулей с использованием интерфейсных блоков и декомпозиции на подмодули.
  • Настройка файлов ограничений XDC и анализ отчетов статического анализа таймингов (STA) для устранения нарушений.
  • Разработка комплексных тестбенчей с самопроверкой и использованием утверждений (assert) для верификации.
  • Оптимизация использования ресурсов (LUT/FF/BRAM) и снижение энергопотребления через тактирование.
  • Реализация безопасного пересечения доменов тактовых частот (CDC) с использованием синхронизаторов или FIFO.

Как работает

  1. Структурировать дизайн, начиная с верхнеуровневого модуля и разбивая его на мелкие, повторно используемые подмодули с четкими интерфейсами.
  2. Применять принципы синхронного проектирования: использовать один домен тактовой частоты, синхронный сброс и избегать комбинационных петель.
  3. Установить файлы ограничений XDC на ранних этапах и регулярно проверять отчеты статического анализа таймингов.
  4. Устранять нарушения таймингов путем конвейеризации (pipelining) и оптимизации логики для критических путей.
  5. Оптимизировать использование ресурсов, эффективно используя reg [] для RAM, минимизируя регистры и применяя встроенные IP-ядра.
  6. Разрабатывать тестбенчи, покрывающие типичные и граничные случаи, с использованием самопроверки и утверждений.

Примеры запросов агенту

Как правильно организовать модульную структуру проекта на SystemVerilog для FPGA?
Дай рекомендации по закрытию таймингов и оптимизации критического пути в высокочастотном дизайне.
Как написать тестбенч с самопроверкой для проверки протокола AXI?

Описание составлено по SKILL.md навыка, сверено 05.10.2026.

Как подключить

1Скачать навык
# возьмите папку навыка «systemverilog» из репозитория: # https://github.com/mindrally/skills
2Положить папку с SKILL.md к навыкам ассистента
# положите папку навыка туда, где ассистент ищет skills: cp -r systemverilog/ ~/.claude/skills/systemverilog/

Навык — папка с файлом SKILL.md (описание + инструкции) и опциональными скриптами. Ассистент (Claude, Claude Code и совместимые) подхватывает его по описанию и следует шагам.